技術革新の波の中で、統合された回路設計の分野は革新的な考え方を導きました。2021年8月7日に最初に言及された、Cubic IC（Cubic IC）、等時転送領域（ITA）、LITUSスペース（LITS）、有効な機能体積（EFV）などの概念は、当時非常に進歩しているように見えました。しかし、時間が経つにつれて、かつて空想的であると考えられていたこれらのアイデアは、現実の世界で徐々に足場を見つけました。ムーアの法則が最初に提案されたときに信じられないように、1平方ミリメートル未満の小さなチップに1億を超えるトランジスタを統合できるようになりました。今日、2年後、私はこれらの革新的なアイデアが再び深く探索し、読者に推奨する価値があるとまだ信じています。
1. 3次元の観点から統合された回路設計の革新
従来の大規模積分回路（IC）設計では、設計者は通常、マイクロプロセッサ、アナログIPコア、デジタルIPコアとメモリ、またはオフチップストレージコントロールインターフェイスの待機など、単一のチップに電子システム全体を統合します。このプロセスは、すべてのトランジスタ機能ユニットが同じ平面上にある2次元統合テクノロジーに基づいています。
ただし、システムの複雑さが増加し続けるにつれて、チップ領域の増加は避けられない問題になり、チップの収量に直接影響します。さらに、技術の進歩が物理的な限界に近づくにつれて、ムーアの法律の境界がますます明らかになっています。その結果、ムーアの法律の継続の鍵となる、システムインパッケージ（SIP）や高度な包装技術、チップセット（チップレット）、異種統合技術などの新しいソリューションを求め始めました。
これに関連して、革新的なアイデアを提案しました。3次元の観点から統合回路を設計します。システムオンチップ（SOC）の設計を例にとると、すべてのコンポーネントを同じウェーハプレーンに設計することはなく、異なるレベル（階）で配布し、これらのレベルを組み合わせて完全なチップを形成するシステム。下の図に示すように、各階にはトランジスタの層があり、多層配線を介して相互接続されています。異なる階は、主にシリコンバイアス（TSV）および再配布層（RDL）を介して相互接続されています。
この設計方法は、異なるプロセスノードを使用して異なる階を製造できることを意味し、同じレベルのトランジスタが同じプロセスを使用する必要があります。これは、統合された回路設計と高度なパッケージングデザインの融合であるだけでなく、真新しいデザインコンセプトでもあります。困難は、EDAツールの革新と適応にあります。
2. EDAツールの新しいERA要件
従来のICレイアウト設計ツールは、シリコン基板上のトランジスタ、抵抗器、コンデンサを設計し、多層配線を介した相互接続を実現します。ただし、新しい設計のアイデアの下では、複数の階建てがある場合、階建て内の信号の相互接続と配線だけでなく、階の相互接続も考慮する必要があります。
これには、EDAツールには、3次元ネットワークおよび配線設計機能、およびマルチレイアウトネットワーク最適化機能が必要です。言い換えれば、このツールは、スペース内の複数のレイアウト間のネットワーク接続を同時に最適化できるはずです。複数のレイアウトは、同じ設計環境、または異なる設計環境で仮想スタックの形で存在する可能性がありますが、それらの間のデータ相互作用を調整して均一に管理する必要があります。
現在、この需要を完全に満たすEDAツールは市場にありませんが、この需要に近いツールは、高密度の高度なパッケージングデザインツールHDAPなどの高度なパッケージ設計の分野で現れています。設計ツールに加えて、EDAシミュレーションと検証ツールも開発のペースに追いつく必要があります。まず、シミュレーションおよび検証ツールでは、複雑なデータモデルを正しく解析できる必要があります。第二に、シミュレーションツールでは、より強力なアルゴリズムを使用してシミュレーションを実行し、正確な結果を得る必要がありますが、検証ツールは、設計から生産までのデータの正確性と精度を確保する必要があります。
結論：
統合された回路設計の分野が発展し、変化し続けるにつれて、私たちは無限の可能性と課題に直面しています。この記事で提案されている3次元の観点からの統合された回路設計のアイデアは、従来の設計方法への課題であるだけでなく、既存のテクノロジーに対する大胆な革新でもあります。統合された回路設計の将来の方向性を告げ、より効率的で複雑な電子設計の新しい時代に私たちを導きます。多くの課題にもかかわらず、テクノロジーの継続的な進歩と革新により、今日は現実になると信じる理由があります。