Moscone Center, San Francisco, akan menjadi tuan rumah DAC 25-28 Juni
OneSpin Solutions dan Austemper Design Systems akan menyoroti alat untuk verifikasi keamanan fungsional. Austemper akan fokus pada pengembangan sistem misi kritis, dengan rangkaian alat KaleidoScope yang mendukung desain analog untuk propagasi kesalahan sinyal campuran secara bersamaan. Rangkaian alat otomatis memiliki kemampuan analisis, sintesis, dan verifikasi keselamatan untuk aplikasi berorientasi sertifikasi. Ini digunakan untuk desain otomotif skala besar di ADAS dan mengemudi otonom. Simulasi gangguan bersamaan mencakup simulasi yang direkomendasikan oleh ISO 26262 untuk memenuhi persyaratan ASIL.
Perusahaan baru-baru ini bermitra dengan OneSpin Solutions untuk mengadopsi metodologi yang didukung alat untuk aplikasi keselamatan fungsional, menggabungkan aliran desain dan verifikasi, yang akan diperagakan di stan OneSpin. Mekanisme keamanan perangkat keras dimasukkan ke dalam desain chip dan alat Solusi OneSpin secara resmi memverifikasi logika keamanan perangkat keras. Pemeriksaan kesetaraan memastikan bahwa logika keselamatan yang dimasukkan tidak memengaruhi fungsionalitas reguler dan analisis deteksi kesalahan memverifikasi bahwa mekanisme keselamatan bekerja dengan benar jika terjadi kesalahan acak.
OneSpin juga mempromosikan kit Alat Kualifikasi, mengikuti verifikasi oleh TÜV SÜD dari proses pengembangan alatnya. Kit awal tersedia untuk alat 360 EC-FPGA EDA perusahaan, pemeriksaan kesetaraan berurutan otomatis yang mencegah aliran desain FPGA dari kesalahan penerapan. Kit ini bersertifikat ISO 26262, IEC 61508 dan EN 50128.
Wawasan FPGA
Masih dengan desain FPGA, Plunify telah berkolaborasi dengan Xilinx untuk menawarkan paket desain Vivado di cloud, melalui platform Plunify Cloud. Desainer membayar paling sedikit 50c untuk menyusun proyek Vivado di cloud Amazon Web Services (AWS), termasuk lisensi.
Perusahaan juga akan mendemonstrasikan peningkatan pada perangkat lunak penutupan waktu InTime untuk mengoptimalkan pengaturan waktu FPGA di cloud (Gambar 1). Metodologi Pengoptimalan InTime dapat meningkatkan frekuensi clock sebesar 20 hingga 80% dan memenuhi persyaratan waktu dalam hitungan hari, bukan berminggu-minggu melalui pembelajaran mesin. Perangkat lunak ini juga mempercepat penutupan waktu dan pengoptimalan dan diakses melalui cloud.
Mempromosikan teknologi eFPGA, Achronix Semiconductor bekerja sama dengan spesialis IP CAST untuk meningkatkan throughput dan menghemat penyimpanan memori.
Kedua peserta pameran akan menjelaskan bagaimana IP kompresi lossless CAST telah di-porting ke portofolio Achronix FPGA untuk digunakan di pusat data dan aplikasi transfer data tepi seluler. Implementasi perangkat keras dari standar kompresi lossless untuk Deflate, GZIP dan ZLIB, kompatibel dengan implementasi perangkat lunak yang digunakan untuk kompresi atau dekompresi untuk memberikan throughput hingga 100Gbit / dtk dengan kompresi rendah dan latensi rendah, ditambah dengan teknologi Speedcore eFPGA untuk memindahkan dan menyimpan yang besar data dengan konsumsi daya rendah.
CAST telah mentransfer IP-nya ke FPGA Achronix
Efisiensi energi
Berbicara tentang manajemen daya, peserta lain, Baum, mengidentifikasi efisiensi energi sebagai area yang paling terbelakang dalam desain chip. Alat pemodelan dan analisis daya otomatisnya dirancang untuk proyek otomotif, IoT, seluler, jaringan, dan server. PowerBaum 2.0 (Gambar 3) mendukung daya dinamis dan statis, menggunakan deskripsi RTL dan netlist, dan menambahkan dukungan untuk analisis daya dengan emulasi perangkat keras. Ini, kata perusahaan, memungkinkan para insinyur untuk memperbaiki bug daya dalam skenario perangkat lunak yang realistis. Alat ini juga mendukung analisis dengan suhu sewenang-wenang yang ditentukan oleh perancang, untuk menilai pengaruh suhu pada konsumsi daya desain.
Di DAC, perusahaan juga akan memperkenalkan PowerWurzel, mesin analisis daya level gerbang yang akan diintegrasikan dengan PowerBaum untuk pemodelan daya.
Gambar 3 Alat Baum menganalisis efisiensi energi
Alat desain dan verifikasi SoC berbasis cloud untuk desain IC dari Metrik mencakup Simulator Cloud dan Manajer Verifikasi, yang dirancang untuk mengelola persyaratan dan sumber daya simulasi, menyesuaikannya naik atau turun setiap menit. Perusahaan mengklaim bahwa Google Cloud memungkinkan kapasitas simulasi SystemVerilog yang sesuai dengan UVM dan asli, manajemen verifikasi berbasis web untuk waktu regresi yang lebih cepat, mengurangi kesalahan kode trunk, dan cakupan kode yang dapat diprediksi.
Selain peserta pameran, acara ini menyelenggarakan sesi teknis dan program ceramah yang membahas bidang-bidang topik. Tahun ini, misalnya, Irama akan menyelenggarakan tutorial tentang 'Keamanan dan Keandalan Fungsional untuk Aplikasi Otomotif', dan tutorial tentang pembelajaran mesin ('Pembelajaran Mesin Membawa Performa Pengenalan Ucapan ke Tingkat Berikutnya'). Keynote oleh Anna-Katrina Shedletsky, Instrumental, pada hari Senin 25 Juni, akan fokus pada 'Automating Intelligence: Machine Learning and the Future of Manufacturing'. Penggunaan ML dan AI untuk robotika bantuan sosial (SAR) dieksplorasi dalam keynote hari Kamis oleh Maja Matarić, University of Southern California yang akan mempresentasikan ‘Automation vs Augmentation: Socially Assistive Robotocs and the Future of Work’.
Keynote lainnya mendukung RISC-V sebagai sarana untuk membebaskan arsitek dari arsitektur set instruksi kepemilikan (ISA). David A Patterson, Google dan University of California, akan mempresentasikan 'A New Golden Age for Computer Architecture: Domain Specific Accelerators and Open RISC-V'.
Area baru tahun ini di DAC adalah Design Infrastructure Alley. Inisiatif ESD Alliance dan Association for High-Performance Computing Professionals adalah area yang didedikasikan untuk infrastruktur TI untuk desain sistem dan komponen elektronik. Selain persyaratan komputasi dan penyimpanan untuk desain dan pengelolaan penggunaan cloud, terdapat paviliun theater Design-on-the-Cloud khusus yang membahas manajemen lisensi, komputasi grid, dan keamanan data.