Moscone Center, San Francisco, kommer att vara värd för DAC 25-28 juni
OneSpin Solutions och Austemper Design Systems kommer båda att lyfta fram verktyg för funktionell säkerhetsverifiering. Austemper kommer att fokusera på uppdragskritisk systemutveckling, med verktygssviten KaleidoScope som stöder analog design för samtidig spridning av blandad signalfel. Den automatiska verktygssatsen har säkerhetsanalys, syntes och verifieringsfunktioner för certifieringsorienterade applikationer. Den används för storskaliga fordonsdesigner i ADAS och autonom körning. Den samtidiga felsimuleringen innehåller simuleringar som rekommenderas av ISO 26262 för att uppfylla ASIL-kraven.
Företaget samarbetade nyligen med OneSpin Solutions för att anta en verktygsstödd metodik för funktionella säkerhetsapplikationer, som kombinerar ett design- och verifieringsflöde, vilket kommer att demonstreras i OneSpin-monter. Hårdvarusäkerhetsmekanismer sätts in i chipdesign och OneSpin Solutions verktyg bekräftar formellt hårdvarusäkerhetslogiken. Likvärdighetskontroll säkerställer att den infogade säkerhetslogiken inte påverkar regelbunden funktionalitet och feldetekteringsanalys verifierar att säkerhetsmekanismer fungerar korrekt vid slumpmässiga fel.
OneSpin marknadsför också sitt verktygskvalificeringssats efter att TÜV SÜD har verifierat sina verktygsutvecklingsprocesser. Den initiala satsen är tillgänglig för företagets 360 EC-FPGA EDA-verktyg, en automatisk sekventiell ekvivalenskontroll som förhindrar att FPGA-designflöden introducerar implementeringsfel. Satsen är certifierad enligt ISO 26262, IEC 61508 och EN 50128.
FPGA-insikter
Fortfarande med FPGA-design har Plunify samarbetat med Xilinx för att erbjuda Vivado-designsviten i molnet via Plunify Cloud-plattformen. Designers betalar så lite som 50c för att sammanställa ett Vivado-projekt i Amazon Web Services (AWS) moln, inklusive licenser.
Företaget kommer också att visa förbättringar av sin InTime timing-stängningsprogramvara för att optimera FPGA-timing i molnet (Figur 1). InTime Optimization Methodology kan förbättra klockfrekvensen med 20 till 80% och uppfylla tidskraven i dagar, snarare än veckor via maskininlärning. Programvaran accelererar också tidsstängning och optimering och nås via molnet.
För att främja eFPGA-teknik samarbetar Achronix Semiconductor med IP-specialist CAST för att öka genomströmningen och göra besparingar i minneslagring.
De två utställarna kommer att förklara hur CASTs förlustfria komprimerings-IP har överförts till Achronix FPGA-portföljen för användning i datacenter och mobila edge-dataöverföringsapplikationer. Hårdvaruimplementeringen av den förlustfria komprimeringsstandarden för Deflate, GZIP och ZLIB, är kompatibel med programvaruimplementeringar som används för komprimering eller dekompression för att ge upp till 100 Gbit / s genomströmning med låg komprimering och låg latens, i kombination med Speedcore eFPGA-teknik för att flytta och lagra stora data med låg strömförbrukning.
CAST har portat sin IP till Achronixs FPGA
Energieffektivitet
På tal om energihantering identifierar en annan utställare, Baum, energieffektivitet som det mest underutvecklade området inom chipdesign. Dess automatiska kraftanalys- och modelleringsverktyg är utformat för bil-, IoT-, mobil-, nätverks- och serverprojekt. PowerBaum 2.0 (figur 3) stöder dynamisk och statisk kraft, tar in beskrivningar av RTL och netlist, och lägger till stöd för kraftanalys med hårdvaruemulering. Detta, säger företaget, gör det möjligt för ingenjörer att fixa kraftfel i realistiska programvaruscenarier. Verktyget stöder också analys med godtyckliga temperaturer som anges av designers för att bedöma effekterna av temperatur på designens energiförbrukning.
På DAC kommer företaget också att introducera PowerWurzel, en motor för grindnivåanalys som ska integreras med PowerBaum för kraftmodellering.
Figur 3 Baums verktyg analyserar energieffektivitet
Molnbaserade SoC-design- och verifieringsverktyg för IC-design från Metrics inkluderar Cloud Simulator and Verification Manager, utformad för att hantera simuleringskrav och resurser, justera dem upp eller ner varje minut. Företaget hävdar att Google Cloud möjliggör obegränsad UVM-kompatibel SystemVerilog-simuleringskapacitet och integrerad, webbaserad verifieringshantering för snabbare regressionstider, minskade trunkkodfel och förutsägbar kodtäckning.
Förutom utställare är evenemanget värd för tekniska sessioner och ett program med huvudnoteringar som behandlar aktuella områden. I år kommer till exempel Cadence att vara värd för en handledning om ”Funktionell säkerhet och tillförlitlighet för fordonsapplikationer” och en om maskininlärning (”Machine Learning tar taligenkänningsprestanda till nästa nivå”). En grundton av Anna-Katrina Shedletsky, Instrumental, måndagen den 25 juni, kommer att fokusera på ”Automatisering av intelligens: maskininlärning och framtidens tillverkning”. Användning av ML och AI för socialt hjälpande robotik (SAR) utforskas i torsdagens grundton av Maja Matarić, University of Southern California som kommer att presentera 'Automation vs Augmentation: Socially Assistive Robotocs and the Future of Work'.
En annan huvudfråga förespråkar RISC-V som ett sätt att befria arkitekter från egna instruktionsuppsättningsarkitekturer (ISA). David A Patterson, Google och University of California, kommer att presentera ”A New Golden Age for Computer Architecture: Domain Specific Accelerators and Open RISC-V”.
Ett nytt område i år på DAC är Design Infrastructure Alley. Initiativet från ESD Alliance and Association for High-Performance Computing Professionals är ett område dedikerat till IT-infrastrukturen för design av elektroniska system och komponenter. Förutom dator- och lagringskrav för design och hantering av molnet finns det en dedikerad Design-on-the-Cloud-paviljongteater som diskuterar licenshantering, nätbaserad databehandling och datasäkerhet.