Moscone Center ในซานฟรานซิสโกจะเป็นเจ้าภาพจัดงาน DAC 25-28 มิถุนายน
OneSpin Solutions และ Austemper Design Systems จะเน้นเครื่องมือสำหรับการตรวจสอบความปลอดภัยในการทำงาน Austemper จะมุ่งเน้นไปที่การพัฒนาระบบภารกิจที่สำคัญด้วยชุดเครื่องมือ KaleidoScope ซึ่งสนับสนุนการออกแบบอะนาล็อกสำหรับการแพร่กระจายสัญญาณผิดพลาดพร้อมกัน ชุดเครื่องมืออัตโนมัติมีความสามารถในการวิเคราะห์การสังเคราะห์และการตรวจสอบความปลอดภัยสำหรับการใช้งานที่เน้นการรับรอง ใช้สำหรับการออกแบบยานยนต์ขนาดใหญ่ใน ADAS และการขับขี่แบบอิสระ การจำลองข้อผิดพลาดพร้อมกันรวมถึงการจำลองที่แนะนำโดย ISO 26262 เพื่อให้สอดคล้องกับข้อกำหนด ASIL
เมื่อเร็ว ๆ นี้ บริษัท ได้ร่วมมือกับ OneSpin Solutions เพื่อใช้วิธีการที่สนับสนุนเครื่องมือสำหรับแอปพลิเคชันด้านความปลอดภัยในการใช้งานโดยรวมขั้นตอนการออกแบบและการตรวจสอบซึ่งจะแสดงให้เห็นที่บูธ OneSpin กลไกความปลอดภัยของฮาร์ดแวร์ถูกแทรกลงในการออกแบบชิปและเครื่องมือของ OneSpin Solutions เพื่อตรวจสอบตรรกะด้านความปลอดภัยของฮาร์ดแวร์อย่างเป็นทางการ การตรวจสอบความเท่าเทียมกันทำให้มั่นใจได้ว่าตรรกะด้านความปลอดภัยที่ใส่ไว้ไม่ส่งผลกระทบต่อฟังก์ชันการทำงานปกติและการวิเคราะห์การตรวจจับข้อบกพร่องจะตรวจสอบว่ากลไกด้านความปลอดภัยทำงานได้อย่างถูกต้องในกรณีที่เกิดข้อผิดพลาดแบบสุ่ม
OneSpin ยังส่งเสริมชุด Tool Qualification ตามการตรวจสอบโดยTÜVSÜDของกระบวนการพัฒนาเครื่องมือ ชุดเริ่มต้นมีให้สำหรับเครื่องมือ 360 EC-FPGA EDA ของ บริษัท ซึ่งเป็นการตรวจสอบความเท่าเทียมกันตามลำดับอัตโนมัติที่ป้องกันไม่ให้โฟลว์การออกแบบ FPGA นำข้อผิดพลาดในการใช้งาน ชุดนี้ได้รับการรับรองมาตรฐาน ISO 26262, IEC 61508 และ EN 50128
ข้อมูลเชิงลึกของ FPGA
ด้วยการออกแบบ FPGA Plunify ได้ร่วมมือกับ Xilinx เพื่อนำเสนอชุดการออกแบบ Vivado ในระบบคลาวด์ผ่านแพลตฟอร์ม Plunify Cloud นักออกแบบจ่ายเงินเพียง 50c เพื่อรวบรวมโครงการ Vivado บนระบบคลาวด์ Amazon Web Services (AWS) รวมถึงใบอนุญาต
บริษัท จะสาธิตการปรับปรุงซอฟต์แวร์ปิดเวลา InTime เพื่อเพิ่มประสิทธิภาพเวลา FPGA ในระบบคลาวด์ (รูปที่ 1) InTime Optimization Methodology สามารถปรับปรุงความถี่สัญญาณนาฬิกาได้ 20 ถึง 80% และเป็นไปตามข้อกำหนดด้านเวลาในแต่ละวันแทนที่จะเป็นสัปดาห์ผ่านการเรียนรู้ของเครื่อง ซอฟต์แวร์นี้ยังช่วยเร่งการปิดเวลาและการเพิ่มประสิทธิภาพและเข้าถึงได้ผ่านระบบคลาวด์
การส่งเสริมเทคโนโลยี eFPGA Achronix Semiconductor กำลังร่วมมือกับ CAST ผู้เชี่ยวชาญด้าน IP เพื่อเพิ่มปริมาณงานและประหยัดพื้นที่จัดเก็บหน่วยความจำ
ผู้เข้าร่วมงานทั้งสองจะอธิบายว่า IP การบีบอัดแบบไม่สูญเสียของ CAST ถูกย้ายไปยังพอร์ตโฟลิโอ Achronix FPGA เพื่อใช้ในศูนย์ข้อมูลและแอปพลิเคชันการถ่ายโอนข้อมูลบนมือถือได้อย่างไร การใช้งานฮาร์ดแวร์ของมาตรฐานการบีบอัดแบบไม่สูญเสียสำหรับ Deflate, GZIP และ ZLIB นั้นเข้ากันได้กับการใช้งานซอฟต์แวร์ที่ใช้สำหรับการบีบอัดหรือการคลายการบีบอัดเพื่อให้ปริมาณงานสูงถึง 100Gbit / s โดยมีการบีบอัดต่ำและมีเวลาแฝงต่ำควบคู่ไปกับเทคโนโลยี Speedcore eFPGA เพื่อเคลื่อนย้ายและจัดเก็บข้อมูลขนาดใหญ่ ข้อมูลที่ใช้พลังงานต่ำ
CAST ได้ย้าย IP ไปยัง FPGA ของ Achronix
ประสิทธิภาพการใช้พลังงาน
เมื่อพูดถึงการจัดการพลังงาน Baum ผู้แสดงสินค้ารายอื่นระบุว่าประสิทธิภาพการใช้พลังงานเป็นพื้นที่ที่ไม่ได้รับการพัฒนามากที่สุดในการออกแบบชิป เครื่องมือวิเคราะห์และสร้างแบบจำลองพลังงานอัตโนมัติได้รับการออกแบบมาสำหรับโครงการยานยนต์ IoT มือถือระบบเครือข่ายและเซิร์ฟเวอร์ PowerBaum 2.0 (รูปที่ 3) รองรับพลังงานแบบไดนามิกและแบบคงที่โดยใช้คำอธิบาย RTL และ netlist และเพิ่มการสนับสนุนสำหรับการวิเคราะห์พลังงานด้วยการจำลองฮาร์ดแวร์ บริษัท กล่าวว่าสิ่งนี้ช่วยให้วิศวกรแก้ไขข้อบกพร่องด้านพลังงานในสถานการณ์ซอฟต์แวร์ที่สมจริง เครื่องมือนี้ยังสนับสนุนการวิเคราะห์ด้วยอุณหภูมิที่กำหนดโดยนักออกแบบเพื่อประเมินผลกระทบของอุณหภูมิที่มีต่อการใช้พลังงานของการออกแบบ
ที่ DAC บริษัท จะนำเสนอ PowerWurzel ซึ่งเป็นเครื่องมือวิเคราะห์กำลังระดับประตูที่จะรวมเข้ากับ PowerBaum สำหรับการสร้างแบบจำลองกำลัง
รูปที่ 3 เครื่องมือของ Baum วิเคราะห์ประสิทธิภาพการใช้พลังงาน
เครื่องมือออกแบบและตรวจสอบ SoC บนคลาวด์สำหรับการออกแบบ IC จาก Metrics ประกอบด้วย Cloud Simulator และ Verification Manager ซึ่งออกแบบมาเพื่อจัดการข้อกำหนดและทรัพยากรในการจำลองการปรับขึ้นหรือลงทุกนาที บริษัท อ้างว่า Google Cloud เปิดใช้งานความสามารถในการจำลอง SystemVerilog ที่สอดคล้องกับ UVM แบบไม่ จำกัด และการจัดการการยืนยันบนเว็บแบบเนทีฟเพื่อการถดถอยที่เร็วขึ้นลดข้อผิดพลาดของรหัสลำตัวและความครอบคลุมของรหัสที่คาดเดาได้
นอกเหนือจากผู้เข้าร่วมงานแล้วงานยังมีการประชุมทางเทคนิคและโปรแกรมการกล่าวสุนทรพจน์ที่กล่าวถึงประเด็นเฉพาะ ตัวอย่างเช่นในปีนี้ Cadence จะจัดบทแนะนำเกี่ยวกับ "ความปลอดภัยในการใช้งานและความน่าเชื่อถือสำหรับแอปพลิเคชันยานยนต์" และอีกหนึ่งเรื่องเกี่ยวกับการเรียนรู้ของเครื่อง ("การเรียนรู้ของเครื่องยกระดับประสิทธิภาพการจดจำเสียงไปสู่อีกระดับ") คำปราศรัยของ Anna-Katrina Shedletsky, Instrumental ในวันจันทร์ที่ 25 มิถุนายนจะเน้นไปที่ "Automating Intelligence: Machine Learning and the Future of Manufacturing" การใช้ ML และ AI สำหรับหุ่นยนต์ช่วยเหลือสังคม (SAR) มีการสำรวจในปาฐกถาประจำวันพฤหัสบดีโดย Maja Matarićมหาวิทยาลัยเซาเทิร์นแคลิฟอร์เนียซึ่งจะนำเสนอ "Automation vs Augmentation: Socially Assistive Robotocs and the Future of Work"
ประเด็นสำคัญอีกประการหนึ่งสนับสนุนให้ RISC-V เป็นเครื่องมือในการปลดปล่อยสถาปนิกจากสถาปัตยกรรมชุดคำสั่งที่เป็นกรรมสิทธิ์ (ISAs) David A Patterson, Google และ University of California จะนำเสนอ "ยุคทองใหม่สำหรับสถาปัตยกรรมคอมพิวเตอร์: ตัวเร่งความเร็วเฉพาะโดเมนและ Open RISC-V"
พื้นที่ใหม่ในปีนี้ที่ DAC คือ Design Infrastructure Alley การริเริ่มโดย ESD Alliance และ Association for High-Performance Computing Professionals เป็นพื้นที่ที่ทุ่มเทให้กับโครงสร้างพื้นฐานด้านไอทีสำหรับการออกแบบระบบและส่วนประกอบอิเล็กทรอนิกส์ เช่นเดียวกับข้อกำหนดด้านการคำนวณและการจัดเก็บข้อมูลสำหรับการออกแบบและการจัดการการใช้คลาวด์ยังมีโรงละครพาวิเลียน Design-on-the-Cloud โดยเฉพาะที่กล่าวถึงการจัดการใบอนุญาตการประมวลผลแบบกริดและความปลอดภัยของข้อมูล