Il Moscone Center, San Francisco, ospiterà il DAC dal 25 al 28 giugno
OneSpin Solutions e Austemper Design Systems metteranno in evidenza entrambi gli strumenti per la verifica della sicurezza funzionale. Austemper si concentrerà sullo sviluppo di sistemi mission-critical, con la suite di strumenti KaleidoScope che supporta la progettazione analogica per la propagazione simultanea di guasti a segnali misti. La suite di strumenti automatizzati dispone di funzionalità di analisi, sintesi e verifica della sicurezza per applicazioni orientate alla certificazione. Viene utilizzato per progetti automobilistici su larga scala in ADAS e guida autonoma. La simulazione simultanea dei guasti include simulazioni consigliate dalla ISO 26262 per soddisfare i requisiti ASIL.
L'azienda ha recentemente collaborato con OneSpin Solutions per adottare una metodologia supportata da strumenti per applicazioni di sicurezza funzionale, combinando un flusso di progettazione e verifica, che sarà dimostrato presso lo stand OneSpin. I meccanismi di sicurezza hardware sono inseriti nei progetti dei chip e gli strumenti di OneSpin Solutions verificano formalmente la logica di sicurezza hardware. Il controllo dell'equivalenza garantisce che la logica di sicurezza inserita non influenzi la funzionalità regolare e l'analisi del rilevamento dei guasti verifica che i meccanismi di sicurezza funzionino correttamente in caso di errori casuali.
OneSpin sta anche promuovendo il suo kit di qualificazione degli strumenti, a seguito della verifica da parte di TÜV SÜD dei suoi processi di sviluppo degli strumenti. Il kit iniziale è disponibile per lo strumento EDA 360 EC-FPGA dell'azienda, un controllo sequenziale automatico dell'equivalenza che impedisce ai flussi di progettazione FPGA di introdurre errori di implementazione. Il kit è certificato ISO 26262, IEC 61508 e EN 50128.
Approfondimenti FPGA
Sempre con il design FPGA, Plunify ha collaborato con Xilinx per offrire la suite di design Vivado nel cloud, tramite la piattaforma Plunify Cloud. I progettisti pagano solo 50 centesimi per compilare un progetto Vivado sul cloud Amazon Web Services (AWS), comprese le licenze.
L'azienda mostrerà anche miglioramenti al suo software di chiusura temporizzata InTime per ottimizzare i tempi FPGA nel cloud (Figura 1). La metodologia di ottimizzazione InTime può migliorare la frequenza di clock dal 20 all'80% e soddisfare i requisiti di temporizzazione in giorni, anziché in settimane tramite l'apprendimento automatico. Il software accelera anche la chiusura e l'ottimizzazione dei tempi ed è accessibile tramite il cloud.
Promuovendo la tecnologia eFPGA, Achronix Semiconductor sta collaborando con lo specialista IP CAST per aumentare il throughput e risparmiare nella memoria.
I due espositori spiegheranno come l'IP di compressione lossless di CAST è stato trasferito al portafoglio FPGA Achronix per l'uso in applicazioni di trasferimento dati per data center e mobile edge. L'implementazione hardware dello standard di compressione senza perdita di dati per Deflate, GZIP e ZLIB, è compatibile con le implementazioni software utilizzate per la compressione o la decompressione per fornire un throughput fino a 100 Gbit / s con bassa compressione e bassa latenza, insieme alla tecnologia Speedcore eFPGA per spostare e archiviare grandi dimensioni dati a basso consumo energetico.
CAST ha portato il suo IP sugli FPGA di Achronix
Efficienza energetica
Parlando di gestione dell'alimentazione, un altro espositore, Baum, identifica l'efficienza energetica come l'area più sottosviluppata nella progettazione di chip. Il suo strumento automatizzato di analisi e modellazione della potenza è progettato per progetti automobilistici, IoT, mobili, di rete e server. PowerBaum 2.0 (Figura 3) supporta l'alimentazione dinamica e statica, acquisendo descrizioni RTL e netlist e aggiunge il supporto per l'analisi della potenza con l'emulazione hardware. Questo, afferma la società, consente agli ingegneri di correggere i bug di alimentazione in scenari software realistici. Lo strumento supporta anche l'analisi con temperature arbitrarie specificate dai progettisti, per valutare gli effetti della temperatura sul consumo energetico di un progetto.
Al DAC, l'azienda presenterà anche PowerWurzel, un motore di analisi della potenza a livello di gate da integrare con PowerBaum per la modellazione della potenza.
Figura 3 Gli strumenti di Baum analizzano l'efficienza energetica
Gli strumenti di verifica e progettazione SoC basati su cloud per la progettazione di circuiti integrati di Metrics includono Cloud Simulator e Verification Manager, progettati per gestire i requisiti e le risorse di simulazione, regolandoli ogni minuto. L'azienda afferma che Google Cloud consente una capacità di simulazione SystemVerilog illimitata conforme a UVM e una gestione della verifica nativa basata sul Web per tempi di regressione più rapidi, errori di codice trunk ridotti e copertura del codice prevedibile.
Oltre agli espositori, l'evento ospita sessioni tecniche e un programma di keynote su temi di attualità. Quest'anno, ad esempio, Cadence ospiterà un tutorial su "Sicurezza funzionale e affidabilità per applicazioni automobilistiche" e uno sull'apprendimento automatico ("L'apprendimento automatico porta le prestazioni del riconoscimento vocale al livello successivo"). Un keynote di Anna-Katrina Shedletsky, Instrumental, lunedì 25 giugno, si concentrerà su "Automating Intelligence: Machine Learning and the Future of Manufacturing". L'utilizzo del machine learning e dell'intelligenza artificiale per la robotica socialmente assistita (SAR) è stato esplorato nella presentazione di giovedì da Maja Matarić, University of Southern California, che presenterà "Automation vs Augmentation: Socially Assistive Robotocs and the Future of Work".
Un altro keynote sostiene RISC-V come mezzo per liberare gli architetti dalle architetture proprietarie dei set di istruzioni (ISA). David A Patterson, Google e University of California, presenteranno "A New Golden Age for Computer Architecture: Domain Specific Accelerators and Open RISC-V".
Una nuova area quest'anno al DAC è il Design Infrastructure Alley. L'iniziativa di ESD Alliance and Association for High-Performance Computing Professionals è un'area dedicata all'infrastruttura IT per la progettazione di sistemi e componenti elettronici. Oltre ai requisiti di elaborazione e archiviazione per la progettazione e la gestione dell'uso del cloud, è disponibile un padiglione dedicato alla progettazione sul cloud che discute di gestione delle licenze, grid computing e sicurezza dei dati.