Trung tâm Moscone, San Francisco, sẽ tổ chức DAC 25-28 tháng 6
Giải pháp OneSpin và Hệ thống thiết kế Austemper sẽ nêu bật các công cụ để xác minh an toàn chức năng. Austemper sẽ tập trung vào phát triển hệ thống quan trọng với sứ mệnh, với bộ công cụ KaleidoScope hỗ trợ thiết kế tương tự để lan truyền lỗi tín hiệu hỗn hợp, đồng thời. Bộ công cụ tự động có khả năng phân tích, tổng hợp và xác minh an toàn cho các ứng dụng theo định hướng chứng nhận. Nó được sử dụng cho các thiết kế ô tô quy mô lớn trong ADAS và lái xe tự động. Mô phỏng lỗi đồng thời bao gồm các mô phỏng theo khuyến nghị của ISO 26262 để tuân thủ các yêu cầu của ASIL.
Công ty gần đây đã hợp tác với OneSpin Solutions để áp dụng phương pháp luận được hỗ trợ bởi công cụ cho các ứng dụng an toàn chức năng, kết hợp quy trình thiết kế và xác minh, sẽ được giới thiệu tại gian hàng OneSpin. Các cơ chế an toàn phần cứng được đưa vào thiết kế chip và các công cụ của OneSpin Solutions chính thức xác minh logic an toàn phần cứng. Kiểm tra tính tương đương đảm bảo rằng logic an toàn được chèn vào không ảnh hưởng đến chức năng thông thường và phân tích phát hiện lỗi xác minh rằng các cơ chế an toàn hoạt động đúng cách trong trường hợp có lỗi ngẫu nhiên.
OneSpin cũng đang quảng cáo bộ Công cụ Chứng nhận của mình, sau khi T verificationV SÜD xác minh các quy trình phát triển công cụ của mình. Bộ công cụ ban đầu có sẵn cho công cụ EDA 360 EC-FPGA của công ty, một công cụ kiểm tra tính tương đương tuần tự tự động ngăn các luồng thiết kế FPGA gây ra lỗi triển khai. Bộ được chứng nhận ISO 26262, IEC 61508 và EN 50128.
Thông tin chi tiết về FPGA
Vẫn với thiết kế FPGA, Plunify đã hợp tác với Xilinx để cung cấp bộ thiết kế Vivado trên đám mây, thông qua nền tảng Plunify Cloud. Các nhà thiết kế trả ít nhất 50c để biên dịch một dự án Vivado trên đám mây Amazon Web Services (AWS), bao gồm cả giấy phép.
Công ty cũng sẽ trình diễn các cải tiến đối với phần mềm đóng thời gian InTime để tối ưu hóa thời gian FPGA trên đám mây (Hình 1). Phương pháp tối ưu hóa InTime có thể cải thiện tần số đồng hồ từ 20 đến 80% và đáp ứng các yêu cầu về thời gian tính theo ngày, thay vì tuần thông qua máy học. Phần mềm cũng tăng tốc thời gian đóng và tối ưu hóa và được truy cập thông qua đám mây.
Thúc đẩy công nghệ eFPGA, Achronix Semiconductor đang hợp tác với chuyên gia IP CAST để tăng thông lượng và tiết kiệm dung lượng bộ nhớ.
Hai nhà triển lãm sẽ giải thích cách IP nén không mất dữ liệu của CAST đã được chuyển sang danh mục đầu tư Achronix FPGA để sử dụng trong các ứng dụng truyền dữ liệu di động và trung tâm dữ liệu. Việc triển khai phần cứng của tiêu chuẩn nén không mất dữ liệu cho Deflate, GZIP và ZLIB, tương thích với các triển khai phần mềm được sử dụng để nén hoặc giải nén để cung cấp thông lượng lên đến 100Gbit / s với độ nén thấp và độ trễ thấp, cùng với công nghệ Speedcore eFPGA để di chuyển và lưu trữ lớn dữ liệu ở mức tiêu thụ điện năng thấp.
CAST đã chuyển IP của mình sang FPGA của Achronix
Hiệu suất năng lượng
Nói về quản lý điện năng, một nhà triển lãm khác, Baum, xác định hiệu quả năng lượng là lĩnh vực kém phát triển nhất trong thiết kế chip. Công cụ mô hình hóa và phân tích điện năng tự động của nó được thiết kế cho các dự án ô tô, IoT, di động, mạng và máy chủ. PowerBaum 2.0 (Hình 3) hỗ trợ công suất động và tĩnh, đưa vào mô tả RTL và netlist, đồng thời hỗ trợ thêm cho phân tích công suất với mô phỏng phần cứng. Công ty cho biết điều này cho phép các kỹ sư sửa lỗi nguồn trong các tình huống phần mềm thực tế. Công cụ này cũng hỗ trợ phân tích với các nhiệt độ tùy ý do nhà thiết kế chỉ định để đánh giá ảnh hưởng của nhiệt độ đến mức tiêu thụ điện của thiết kế.
Tại DAC, công ty cũng sẽ giới thiệu PowerWurzel, một công cụ phân tích công suất cấp cổng được tích hợp với PowerBaum để mô hình hóa công suất.
Hình 3 Các công cụ của Baum phân tích hiệu quả năng lượng
Các công cụ xác minh và thiết kế SoC dựa trên đám mây để thiết kế vi mạch từ Metrics bao gồm Trình quản lý xác minh và mô phỏng đám mây, được thiết kế để quản lý các yêu cầu và tài nguyên mô phỏng, điều chỉnh chúng lên hoặc xuống mỗi phút. Công ty tuyên bố rằng Google Cloud cho phép khả năng mô phỏng SystemVerilog tuân thủ UVM không giới hạn và quản lý xác minh gốc, dựa trên web để có thời gian hồi quy nhanh hơn, giảm lỗi mã trung kế và phạm vi mã dự đoán.
Ngoài các nhà triển lãm, sự kiện còn tổ chức các phiên kỹ thuật và một chương trình gồm các bài phát biểu đề cập đến các lĩnh vực chủ đề. Ví dụ, trong năm nay, Cadence sẽ tổ chức một bài hướng dẫn về "Chức năng an toàn và độ tin cậy cho các ứng dụng ô tô" và một bài về học máy ("Machine Learning đưa Hiệu suất Nhận dạng Giọng nói lên Cấp độ Tiếp theo"). Bài phát biểu quan trọng của Anna-Katrina Shedletsky, Instrumental, vào thứ Hai ngày 25 tháng 6, sẽ tập trung vào ‘Trí tuệ tự động: Máy học và tương lai của sản xuất’. Sử dụng ML và AI cho rô bốt hỗ trợ xã hội (SAR) được khám phá trong bài phát biểu hôm thứ Năm của Maja Matarić, Đại học Nam California, người sẽ trình bày về ‘Tự động hóa vs Tăng cường: Robotocs hỗ trợ xã hội và tương lai của công việc’.
Một bài phát biểu quan trọng khác ủng hộ RISC-V như một phương tiện để giải phóng các kiến trúc sư khỏi các kiến trúc bộ hướng dẫn độc quyền (ISA). David A Patterson, Google và Đại học California, sẽ trình bày ‘Kỷ nguyên vàng mới cho kiến trúc máy tính: Trình tăng tốc miền cụ thể và RISC-V mở’.
Một khu vực mới trong năm nay tại DAC là Ngõ Hạ tầng Thiết kế. Sáng kiến của Liên minh ESD và Hiệp hội các chuyên gia máy tính hiệu suất cao là một lĩnh vực dành riêng cho cơ sở hạ tầng CNTT để thiết kế các hệ thống và linh kiện điện tử. Cũng như các yêu cầu về điện toán và lưu trữ để thiết kế và quản lý việc sử dụng đám mây, có một nhà hát chuyên dụng Thiết kế trên nền tảng đám mây thảo luận về quản lý giấy phép, điện toán lưới và bảo mật dữ liệu.